Verilog 前言

前言

本教程主要講述 Verilog 完成數(shù)字 IC 設(shè)計(jì)（數(shù)字集成電路設(shè)計(jì)，Digital Integrated Circuit Design) 時(shí)涉及的一些知識(shí)，更加注重?cái)?shù)字電路安全、穩(wěn)定、方便的實(shí)現(xiàn)。將該教程理解為 《Verilog 教程》的高級(jí)篇，也再適當(dāng)不過(guò)。

內(nèi)容主要包括：底層（1章 門(mén)級(jí)建模、2章 用戶自定義原語(yǔ) UDP、9章 邏輯綜合）、時(shí)序（3章 時(shí)序分析）、優(yōu)化（4章 同步與異步、5章 復(fù)位與時(shí)鐘、6章 低功耗設(shè)計(jì)）、技巧（7章 系統(tǒng)任務(wù)、8章 編程語(yǔ)言接口 PLI）。

誰(shuí)適合閱讀本教程

本教程主要針對(duì)具有一定 Verilog 和數(shù)字電路基礎(chǔ)的同學(xué)打造。

閱讀本教程前，請(qǐng)先參考基礎(chǔ)篇《Verilog 教程》。

Cat Me

基礎(chǔ)篇《Verilog 教程》收到了很多同學(xué)的糾正與咨詢，閑暇之余都有修改與回復(fù)。非常感謝廣大學(xué)者的言語(yǔ)鼓勵(lì)與支持，鑒于回復(fù)機(jī)制的限制，不能及時(shí)反饋心中的感動(dòng)與感激。也希望這份高級(jí)篇教程，能為努力與善良的你再增裨益。

聯(lián)系人：Think · In · Hardware

全篇教程都是本人手動(dòng)搜集、整理、編寫(xiě)的，所有設(shè)計(jì)仿真都有原創(chuàng)或改進(jìn)，所有的源碼也都附在結(jié)尾。如果您從中受益，您的贊賞或關(guān)注將是最直接、最有效的支持，溫暖我去凝結(jié)更多數(shù)字設(shè)計(jì)的果實(shí)。

矯情箴言

最喝不慣那一碗碗油膩的心靈雞湯，但聞到群眾詩(shī)人"木哲"熬制的骨頭湯倒是覺(jué)得頗有飄香。這里引用一下寫(xiě)給大家，也寫(xiě)給自己，加以勉勵(lì)。

在這個(gè)年紀(jì)，仍然狼狽的追著這座城市夜晚的公交，然而也還糾結(jié)的比對(duì)著不同外賣商家的差價(jià)。喜歡周末又害怕周末，歡聲笑語(yǔ)是在電視里短暫體會(huì)到的娛樂(lè)放松，高興完結(jié)之后更能感受到這座城市的冰冷和孤獨(dú)。羽翼豐滿是象牙塔里的盲目自信，世事不諳是生活中殘酷的現(xiàn)實(shí)表現(xiàn)。一個(gè)人背井離鄉(xiāng)十余年，因求學(xué)工作輾轉(zhuǎn)于所謂的大城市間，不怕身體上的奔波勞累，就怕精神上的無(wú)所依靠。揚(yáng)鞭策馬、衣錦還鄉(xiāng)是每個(gè)男人一生的追求，豪情萬(wàn)丈、自命不凡又是每個(gè)男人骨子里的傲慢。但隨著歲月的浸透，終究被現(xiàn)實(shí)磨平了棱角，被世俗湮滅了夢(mèng)想。

一次鼓勵(lì)的微笑，一次點(diǎn)頭的肯定，一次舉手的相助，一次傾心的聽(tīng)訴，都會(huì)讓我看到那個(gè)被煙火熏染前的自己，看到那些不會(huì)讓人心疼的委屈。留活在世，忽然悟起，平凡里應(yīng)該也會(huì)有一份偉大，不要因?yàn)槊煨【驼J(rèn)為世海浮沉，不要因?yàn)槊烀＞陀X(jué)得前途無(wú)光。

從這一刻起，試著去彌補(bǔ)遺憾，試著去把握一個(gè)個(gè)智如泉涌的心聲，感受那份來(lái)自心靈深處的激動(dòng)和感動(dòng)。當(dāng)你比別人好一點(diǎn)的時(shí)候，別人會(huì)嫉妒，當(dāng)你比別人好太多的時(shí)候，別人只會(huì)羨慕，而當(dāng)你在比別人基礎(chǔ)更差、條件更惡劣的情況下，讓別人無(wú)法超越的時(shí)候，別人就只能膜拜。老生常談的一句話，相信自己。因?yàn)樯睿憔褪巧?！因?yàn)槠孥E，你就是奇跡!